图像分割（五）

之基于FPGA的局部自适应分割

子模块设计

数据累加模块add_tree

数据累加模块负责将窗口内所有元素与均值之差的平方相加，这里还是采用以前的加法思路：每个加法器限制两个输入，这样，对于255个数据，在第一个时钟，工有112对数据进行相加。同时把剩余的一个数据进行缓存，第二个时钟有56对数据进行相加，同时将之前的数据缓存，依次类推，如下图所示：

`timescale 1ns / 1ps
module add_tree(
rst_n,
clk,
din_valid,
din,
dout,
dout_valid
 );
parameter DW =14;//本次递归的数据位宽
parameter KSZ = 225; //本次递归的尺寸
localparam KSZ_NEW = (KSZ>>1)+KSZ%2;//下次递归的尺寸
localparam HALF_EVEN = (KSZ>>1);//本次需做加法的数目
localparam DW_NEW = DW+1;//下次递归的数据位宽
input rst_n;
input clk;
input din_valid;
input [DW-1:0] din;
output [DW*KSZ-1:0] dout; 
output dout_valid;
reg [DW:0] dout_r;
reg dout_valid_r;
reg dout_valid_tmp;
reg [DW:0] din_reg;
reg [KSZ_NEW*DW_NEW:0] dout_tmp;
wire [2*DW_NEW-1:0] dout_tmp2;
wire dout_valid_tmp2;
assign dout = dout_tmp2[DW*2-1:0];
assign dout_valid = dout_valid_tmp2;
//最后一次递归调用，只剩最后两个数据，直接相加即可
generate
if(KSZ==2)
begin : xhdl2
always @(posedge clk)
begin
dout_r <= ({1'b0,din[DW-1:0]} + din[2*DW-1:DW]);
dout_valid_r <= dout_valid;
end
assign dout_tmp2[DW:0] =dout_r;
assign dout_tmp2[DW*2-1:DW+1] = {DW-1{1'b0}};
assign dout_valid_tmp2 = dout_valid_r;
end
endgenerate
//中间递归调用
generate
if(!(KSZ==2))
begin : xhdl3
begin : xhdl0
genvar i;
for(i=HALF_EVEN;i>=1;i=i-1) //两个两个相加
begin : gen_add_pipe
always @(posedge clk)
begin
if(din_valid)
dout_tmp[i*DW_NEW-1:(i-1)*DW_NEW] <=
({1'b0,din[(i*2)*DW-1:(i*2)*DW-DW]}) +
(din[(i*2-1)*DW-1:(i*2-1)*DW-DW]);
end
end
end
always @(posedge clk)
dout_valid_tmp <= din_valid;
//输入尺寸为奇数，必然剩下一个无法配对，同时与加法结果组成新的向量及西宁下一次递归
if(KSZ%2==1)
begin : xhdl4
always @(posedge clk)
din_reg[DW:0] <=({1'b0,din[KSZ*DW-1:(KSZ-1)*DW]});
always @(posedge clk)
dout_tmp[KSZ_NEW*KSZ_NEW-1:KSZ*KSZ_NEW] <= din_reg;
end
add_tree addtree_inst(
.rst_n(rst_n),
.clk(clk),
.din_valid(dout_valid_tmp),
.din(dout_tmp[KSZ_NEW*KSZ_NEW-1:0]),
.dout(dout_tmp2),
.dout_valid(dout_valid_tmp2)
);
end
endgenerate
endmodule