基于FPGA的均值滤波（二）

之一维求和模块

均值滤波按照整体设计可以分为以下几个子模块：

（1）一维求和模块，这里记为sum_1D；

（2）二维求和模块，这里记为sum_2D；

（3）除法转换模块，此模块比较简单，一般情况下不进行模块封装。

（4）行缓存电路实现行列间像素对齐。

整个顶层模块调用sum_2D模块和除法转换电路求取平均值，记为mean_2D。

用FPGA来求和是最简单的事情，所要注意的是求和结果不要溢出。一般情况下，2个位宽为DW的数据想家，至少得用一个DW+1位宽的数据来存放。

假设窗口尺寸为5，则求和电路可以根据下图进行设计：

将输入数据流连续打4拍，加上当前数据组成5拍数据，经过3个时钟两两相加运算，即可得到连续5个数据的和。

上面的电路确实可以实现预定的功能，然后本设计中采用另外一种方法：利用增量更新的方式来实现窗口横向求和，这种求和方式在大尺寸的窗口计算中十分有用。

在连续两个像素求和的过程中，仅仅有头尾的两个像素不同。嘉定当前计算地址为n+1，计算结果为sum(n+1)，上一个地址为n，计算结果为sum(n)，输入数据流为X(i)，设定当前计算窗口为5，则有

则有

也就是针对每一个窗口并不需要重新计算所有窗口内的像素和，可以通过前一个中心点的像素和再通过加法将新增点和舍弃点之间的差值计算进去就可以获得新窗口内像素和。

具体到FPGA实现方面，同样需要把数据连续打几拍，同时计算首个数据与最后一个数据的差。当前求和结果为上一个求和结果与计算结果之差的和。同样对于窗口尺寸为5的行方向求和操作，设计带你撸如下图所示：

module sum_1d(
clk,
din,
din_valid,
dout_valid,
dout
 );
parameter DW = 14;//数据位宽参数
parameter KSZ = 3;//求和窗口位宽参数   处理窗口尺寸（KernelSize)
//定义KSZ+1个输入寄存器
reg [DW-1:0] din_reg [0:KSZ];
//定义KSZ+1个输入有效信号
reg [0:0] din_valid_reg [0:KSZ];
//定义一个求和寄存器
reg [2*DW-1:0] sum;
//定义中间信号
wire [2*DW-1:0] sub_out;
//定义减法器输出信号
wire [2*DW-1:0] diff;
//连续缓存KSZ拍数据  同时缓存输入有效信号
always @(posedge clk)
begin
din_reg[0] <= din;
din_reg[1] <= din_reg[0];
din_reg[2] <= din_reg[1];
din_reg[3] <= din_reg[2];
din_valid_reg[0] <= din_valid;
din_valid_reg[1] <= din_valid_reg[0];
din_valid_reg[2] <= din_valid_reg[1];
din_valid_reg[3] <= din_valid_reg[2];
end
//做减法计算差值
assign sub_out = (din_valid_reg[0]&din_valid_reg[KSZ]) ? ({{DW{1'b0}},din_reg[KSZ]}):({2*DW{1'b0}});
assign diff = ({{DW{1'b0}},din_reg[0]}) - sub_out;
//计算最后的求和结果
always @(posedge clk)
begin
if(din_valid & ( ~din_valid_reg[0] ) )
sum <= {2*DW{1'b0}};
else if(din_valid_reg[0])
sum <= sum + diff;
end
//输出信号
assign dout_valid = din_valid_reg[1];
assign dout = sum;
endmodule