基于FPGA的非线性滤波器（三）

之并行全比较排序模块设计

由于排序运算在图像的行列方向上是同性的，因此，同时考虑首先进行一维图像方向上的排序，再对列方向上的行排序结果进行排序，即可得到一个窗口内的排序结果。

一维方向的排序运算模块，记为sort_1d。同样地，对于最终的二维排序运算模块，记为sort_2d。

1.sort_1d模块设计

计算步骤如下：

（1）首先得到待排序的n个数据：这可以通过将数据流打n-1拍实现。

（2）进行全比较：当前数据与其他所有一次进行比较，并记录比较结果，比较的过程需先考虑输入次序问题。

（3）将（2）中的记录结果进行相加：根据不同的比较宽度，相加工作可以通过多个时钟完成。

（4）查找（3）中相加结果按指定次序输出：如果要实现中值滤波，中间索引号输出，对于其他次序的滤波可以采用其他编号的数据输出。

以1x3的排序单元为例，至少需要6个比较器、3个加法器和6个寄存器，其设计框图如下图所示。

其中OUT_ID为输入信号，进行判决输出。例如对于种植滤波，选择中间结果进行输出。例如，设定我们的处理核为KSZ，则有

OUT_ID = KSZ>>1   中值滤波器
OUT_ID = 0      最大值滤波器
OUT_ID = KSZ-1   最小值滤波器

module sort_1d(
rst_n,
clk,
din,
din_valid,
dout,
dout_valid
 );
parameter DW = 14;
parameter KSZ = 3;
parameter OUT_ID = (KSZ>>1); //中值滤波器
parameter DW_MAX_NUM = 8; //输入数据个数的最大位宽
input rst_n;
input clk;
input [DW-1:0] din;
input din_valid;
output [DW-1:0] dout;
output  dout_valid;
reg [KSZ+3:0] din_valid_r; //输入有效寄存器
reg [DW-1:0] din_r [0:KSZ+2]; //输入数据寄存器
wire cmp_result [0:KSZ-1][0:KSZ-1]; //比较中间结果信号
reg [7:0] cmp_sum[0:KSZ-1]; //三个比较和寄存器
reg [7:0] cmp_sum_r[0:KSZ-1];
reg [7:0] cmp_sum_r2[0:KSZ-1];
reg [DW-1:0] dout_temp; //输出寄存器
//首先缓存输入数据和输入有效数据，同时得到待排序的数据
//缓存输入数据
always @(posedge clk or negedge rst_n)
begin
if(~rst_n)
begin
din_r[0] <= {DW{1'b0}};
end
else
begin
if(din_valid)
din_r[0] <= din;
end
end
generate
begin : xhdl0
genvar i;
for(i=1;i<=KSZ+2;i=i+1)
begin
always @(posedge clk or negedge rst_n)
if(~rst_n)
din_r[i] <= {DW{1'b0}};
else
din_r[i] <= din_r[i-1];
end
end
endgenerate
//缓存输入有效信号
always @(posedge clk or negedge rst_n)
if(~rst_n)
din_valid_r <= {KSZ+4{1'b0}};
else
din_valid_r <= (din_valid_r[KSZ+2:0],din_valid);
//关键比较代码如下
//将第一个数据与其他数据做比较  结果存放在cmp_result[0]中
generate
begin :xhdl1
genvar i;
for(i=1;i<=KSZ-2;i=i+1)
begin : cmp_1st
assign cmp_result[0][i] = (din_r[0] >= din_r[i]) ? 1'b1: 1'b0;
end
end
endgenerate
//与自身的比较结果置0
assign cmp_result[0][0] = 1'b0;
//其他数据比较电路
generate
begin : xhl4
genvar i;
for(i = 2; i <= KSZ; i = i+1)
begin : cmp_others
begin : xhdl2
genvar j;
for(j = 1; j <= i-1; j = j+1)
begin : cmp_previous
assign cmp_result[i-1][j-1] = (din_r[i-1] > din_r[j-1]): 1'b1:1'b0;
end
end
assign cmp_result[i-1][i-1] = 1'b0;
begin : xhdl3
genvar j;
for(j = i+1;j<=KSZ; j = j+1)
begin
assign cmp_result[i-1][j-1] <= (din_r[i-1] >= din_r[j-1]) ?1'b1:1'b0;
end 
end
end
end
end
endgenerate
//将比较结果相加
if(KSZ == 3)
begin : sum_ksz_3
always @(posedge clk or negedge rst_n)
if(~rst_n)
begin
cmp_sum[i] <=8'b0;
cmp_sum_r[i] <= 8'b0;
cmp_sum_r2[i] <= 8'b0;
end
else
begin
if(din_valid_r[KSZ-1])
begin
cmp_sum_r[i] <= (cmp_result[i][0]) + (cmp_result[i][2]);
cmp_sum_r2[i] <= cmp_result[i][1];
end
if(din_valid_r[KSZ])
begin
cmp_sum[i] <= cmp_sum_r[i] + cmp_sum_r2[i];
end
end
end 
//查找目标值
generate
if(KSZ == 3)
begin : dout_ksz_3
always @(posedge clk or negedge rst_n)
if(~rst_n)
dout_temp <= {DW{1'b0}};
else
begin
if(din_valid_r[KSZ+1])
begin
if(cmp_sum[0] == OUT_ID)
dout_temp <= din_r[2];
else if(cmp_sum[1] == OUT_ID)
dout_temp <= din_r[3];
else if(cmp_sum[2] == OUT_ID)
dout_temp <= din_r[4];
end
end
end
endgenerate
//数据有效输出
assign dout_valid = din_valid_r[KSZ+2];
assign dout = dout_temp;
endmodule