虚拟时钟

时间:2022-04-28
本文章向大家介绍虚拟时钟，主要内容包括其使用实例、应用技巧、基本知识点总结和需要注意事项，具有一定的参考价值，需要的朋友可以参考一下。

只是用于IO的时序约束

使用情况：上游芯片的时钟和FPGA的Primary的时钟频率不同

外部有clock buffer时，也需要使用虚拟时钟

create_clock -name sysclk -period 10 [get_ports clkin]
create_clock -name vclk -period 2    //虚拟时钟不会绑定任何端口
set_input_delay 6 -clock clk [get_ports dina]
set_input_delay 6 -clock vclk [get_ports dinb]

 create_clock -name sysclk -period 10 [get_ports clkin]
create_clock -name virtclk -period 10
set_clock_latency -source 1 [get_clkock ain] //source，表示创建源端latency
set_input_delay -clock virtclk -max [get_ports ain]
set_input_delay -clock virtclk -min [get_ports ain]

随机文章
本站知识点必读
最近更新